專欄文章

射頻前端系統的升降頻器(up/down converter，UDC)中，會影響到5G高速傳輸規格的兩個子電路就是鏡像抑制混頻器(image-rejection mixer，IRM)與本地振盪信號(local oscillator，LO)。

射頻前端系統中IRM的鏡像抑制比(image-rejection ratio，IRR)可以透過簡單的電路技術得到改善，像是在IRM IF端使用類比校正技術、或是於IRM LO端犧牲面積去實現寬頻的正交相位網路等等，都是相對直覺的解決方法。然而要在CMOS製程中改善LO的相位雜訊(phase noise)，並非僅將系統內部子電路改良就可以實現。

5G毫米波系統的LO組成元件，主要由鎖相迴路(phase-locked loop，PLL)與倍頻器(frequency multiplier)所構成。傳統電荷泵PLL(charge pump PLL，CPPLL)如圖一(a)所示：

圖一(a)、 CPPLL

將除頻器之回授相位與輸入相位進行比較，然後控制壓控振盪器(voltage-controlled oscillator，VCO)輸出頻率為N‧fREF。毫米波訊號的產生是將較低頻的訊號透過串接倍頻電路的方式來達成，而非直接做一個毫米波VCO的原因是：

1.       高頻除頻器往往受製程、電壓、溫度變異影響很大，可能會有脫鎖情形。

2.       VCO的共振腔Q值在毫米波時會比較差。

3.       會產生較大的迴路增益，進而無法將迴路頻寬(loop bandwidth，LBW)往外推以得到最佳輸出雜訊規格。

傳統PLL的另外一個缺點是，電荷泵所貢獻的雜訊會被迴路放大N倍，因而主導了LBW內的相位雜訊與濾波器元件尺寸。

近年來在低雜訊PLL架構的演進中，次取樣PLL(sub-sampling PLL，SSPLL) [1]與次諧波注入鎖定式PLL(sub-harmonically injection-locked PLL，SILPLL) [2]架構已被證實可有效抑制LBW內的相位雜訊，然而由於SILPLL是直接以參考頻率信號去調變VCO，所以參考突波(reference spur)較大。SSPLL的電路架構如圖一(b)，其低雜訊的原理是，移除回授路徑的除頻電路，使電荷泵雜訊在CPPLL被放大N倍的情況，在SSPLL變成沒有放大的效果。

圖一(b)、SSPLL

其次取樣相位偵測器(sub-sampling phase detector，SSPD)是利用參考頻率方波直接取樣VCO輸出電壓波形，可得到非常高的增益，以抑制SSPD的取樣雜訊。然而過高的增益會導致迴路濾波器的電容設計值過大，提升了實作成本。

此外雖然有效壓低了頻寬內的雜訊，可將LBW向外推，最終還是需妥協於LBW小於等於十分之一的參考頻率。因此整個SSPD尚須產生一個導通時間的控制信號以調整CP增益。這個架構潛在的隱憂是，由於相位偵測的範圍不夠，因此要加上頻率鎖定迴路(frequency locked-loop)先行將相位差拉到一定程度的近，再切換至SSPD操作。

此外，這個架構容易因外在雜訊干擾而有暫時脫鎖與重新鎖定的現象，最差情況會導致電路不動作[3]。參考突波的問題在SSPLL是比較好解決的，透過SSPD設計時加入適當的緩衝級與複製級以減少負載對VCO的影響，可將參考突波壓制到-80 dBc以下的水準^[4]。

參考資料

[1]  X. Gao, E. Klumperink, M. Bohsali, and B. Nauta, “A low-noise sub-sampling PLL in which divider noise is eliminated and PD/CP noise is not multiplied by N2,” IEEE J. Solid-State Circuits, vol. 44, no. 12, pp. 3253–3263, Dec. 2009.

[2]  J. Lee and H. Wang, “Study of subharmonically injection-locked PLLs,” IEEE J. Solid-State Circuits, vol. 44, no. 5, pp. 1539–1553, May 2009.

[3] C.-W. Hsu, K. Tripurari, S.-A. Yu, and P. R. Kinget, “A sub-sampling-assisted phase-frequency detector for low-noise PLLs with robust operation under supply interference,” IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 62, no. 1, pp. 90–99, Jan. 2015.

[4] X. Gao, E. A. M. Klumperink, G. Socci, M. Bohsali, and B. Nauta, “Spur reduction techniques for phase-locked loops exploiting a sub-sampling phase detector,” IEEE J. Solid-State Circuits, vol. 45, no. 9, pp. 1809–1821, Sep. 2010.