專欄文章

Doherty功率放大器架構利用負載調變(load modulation)技術，來提升功率放大器在6-dB功率退後(power back-off)操作時的效率(efficiency)，來解決5G 以OFDM為基礎的調變訊號因有高峰值對平均功率比，所帶來的效率嚴重下降問題。

近年來，有許多文獻發表了在毫米波頻段實現DPA來改善功率退後操作效率^[4]-[11]。

首先我們來看使用GaAs製程所實現的DPA^[4]-[8]，表一為DPA的特性比較表。在輸入端的功率分配器威爾金森功率分配器(Wilkinson power divider)來實現，而輸出端所需的阻抗轉換器為四分之一波長的傳輸線，造成晶片面積達到 25 mm^{2 [4]}。為了縮小面積，90度功率分配器所可以使用藍基耦合器(Lange coupler)來達成^[8]。而藉由兩層金屬來實現寬邊耦合線 (broadside coupler)，更可以在70 mm x 180 mm的面積實現所需的90度的功率分配器^[5]。

表一、Doherty功率放大器比較表

阻抗轉換器則是可以利用串聯傳輸線與並聯電容的架構來取代^[5]-[8]，這樣的電路架構之等效電路與傳輸線相同，因此可以構成所謂的人造傳輸線(artificial transmission line)，可有小的縮減所需的面積。例如文獻[7]的電路中，使用了兩段電氣長度8度的串聯傳輸線與兩個0.02 pF的並聯電容來取代特徵阻抗為35 W，長度四分之一波長 (電氣長度90度)的傳輸線。

文獻[6]使用了非對稱式的架構，並提出以負載拉移為基礎的設計技術來進一步改善功率退後操作效率，可以在指定的功率退後點做最佳化的設計。所提出的設計結果在6 dB與8 dB功率退後操作效率分別達到了32%與28%。為了提高輸出功率，可以採用電晶體直接並聯(direct-shunt)與電晶體堆疊(stack)的技術^[5]，[7]，因此達到了28.5 dBm的飽和輸出功率(saturation output power，P_sat)，而因為使用了stack技術也使得其晶片面積並沒有大幅的增加^[7]。GaAs DPA的6 dB功率退後操作效率都可以達到27%，而P_sat也在25 dBm以上。

在CMOS製程部分，基板損耗較高且在毫米波增益較低。為了改善DPA特性，使用可適性(adaptive)偏壓電路來控制輔助路徑放大器的閘極電壓，在65 nm CMOS製程實現了60 GHz DPA，P_sat為13.2 dBm，6 dB功率退後操作效率為10.6% ^[11]。此外，由於CMOS有多層金屬可以利用。因此提出了使用變壓器(transformer)來設計DPA ^[9]。在輸入端的功率分配器即以transformer來取代。而輸出端的部分亦採用transformer來同時達到功率結合與阻抗轉換的功能。因此可以有效的縮小晶片面積。以28 nm CMOS實現32 GHz DPA，P_sat為19.8 dBm，6 dB功率退後操作效率則未達10%。CMOS DPA所呈現的效率特性遠不及GaAs DPA。

文獻[10]使用45 nm CMOS SOI (silicon on insulator)製程設計一28 GHz DPA。輸出端使用了低損耗的功率結合電路，而放大器則為單級疊接(cascode)架構。其P_sat為22.4 dBm，6 dB功率退後操作效率則達到28%。其功率退後操作效率與GaAs DPA相當，只是輸出功率稍低。

      DPA特性受到被動元件的損耗影響很大，因此在CMOS製程實現的DPA其功率退後操作效率較差。而在表一中我們可以看到，GaAs與CMOS SOI的DPA，都達到良好的功率退後操作效率，有助於改善未來5G毫米波系統的耗電問題。

參考文獻

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[5]   G. Lv, W. Chen and Z. Feng, "A Compact and Broadband Ka-band Asymmetrical GaAs Doherty Power Amplifier MMIC for 5G Communications," 2018 IEEE/MTT-S International Microwave Symposium - IMS, Philadelphia, PA, 2018, pp. 808-811

[6]   P. Indirayanti and P. Reynaert, "A 32 GHz 20 dBm-PSAT transformer-based Doherty power amplifier for multi-Gb/s 5G applications in 28 nm bulk CMOS," 2017 IEEE Radio Frequency Integrated Circuits Symposium (RFIC), Honolulu, HI, 2017, pp. 45-48.

[7]   N. Rostomyan, M. Özen and P. Asbeck, "28 GHz Doherty Power Amplifier in CMOS SOI With 28% Back-Off PAE," in IEEE Microwave and Wireless Components Letters, vol. 28, no. 5, pp. 446-448, May 2018.

[8]   S. Chen, G. Wang, Z. Cheng, P. Qin and Q. Xue, "Adaptively Biased 60-GHz Doherty Power Amplifier in 65-nm CMOS," in IEEE Microwave and Wireless Components Letters, vol. 27, no. 3, pp. 296-298, March 2017.