專欄文章

前面我們討論到應用於毫米波積體電路的製程的文章，主要是針對各個製程的電晶體特性來做比較。然而，製程中的被動元件對於電路特性也有相當的影響，本文將討論在積體電路製程中的電容、電感與傳輸線等被動元件。

圖一為砷化鎵(GaAs)積體電路製程的被動元件截面圖，晶片的基板(substrate)是使用半絕緣(semi-insulating)的GaAs材料，其損耗很小。晶片上的連接線材料為金(gold)，通常會提供2~3層的金屬層。電容是採用金屬-絕緣層-金屬 (metal-insulator-metal，MIM)的架構來達成，其結構為兩層金屬，中間夾著一層厚度很薄、高介電係數的絕緣體。

電感則是使用平面型的螺旋電感 (planar spiral inductor)，而傳輸線則多是使用微帶線 (microstrip line)或共面波導(coplanar waveguide)。在GaAs基板上的微帶線的訊號線在基板上方，參考接地平面(ground plane)則在基板下方，基板厚度一般為100 mm。而為了提供與ground plane的連結，GaAs製程可提供貫孔(via hole)將訊號線與ground plane做連結。50 W的微帶線衰減約為0.09 dB/mm ^[1]。

圖一、GaAs積體電路製程被動元件截面圖

圖二為CMOS積體電路製程的被動元件截面圖，基板材料為矽(silicon)，其電阻係數(resistivity)落在1~20 W·cm。這樣非絕緣的材料導致了在CMOS製程中被動元件有較高損耗。CMOS製程提供多層金屬，例如：65-nm CMOS有9層金屬，如圖二所示。通常上層金屬厚度較大，甚至最上層金屬可以選擇厚度超過3 mm的超厚金屬(ultra-thick metal，UTM)，以降低連接線的金屬損耗 (metal loss)。

圖二、CMOS積體電路製程被動元件截面圖

CMOS製程亦有提供MIM電容，以圖二為例其MIM電容以Metal 8作為電容底層金屬(capacitor bottom metal，CBM)。電容頂層金屬(capacitor top metal，CTM)則位於Metal 9 與 Metal 8之間，利用via hole與Metal 9做連結。這樣的結構可以使MIM電容的兩金屬間距較小，達到較高的單位面積電容值。但其需要額外的光罩，所以成本較高。

另外一種電容則是金屬-氧化物-金屬(metal-oxide-metal)架構，藉由製程本身提供的多層金屬來構成如圖三(a)所示之電容 ^[2]。其電容是由金屬條 (metal strip)間的等效電容並接而成。如圖三(b)所示，將C+與C-金屬條分別並接在一起。由於金屬層數多，因此也可達到高單位面積的電容值。

圖三、MOM電容之 (a) 結構圖，與(b) 截面圖

在CMOS製程實現電感同樣採用螺旋電感。但是CMOS製程的金屬層數多，因此除了一般的平面螺旋電感，還可以實現堆疊式(stack)螺旋電感，以減小所需的面積，如圖四所示 ^[3]。為了改善電感的品質因子(quality factor，Q)，通常會使用最上層、厚度較厚的金屬層。此外，有些論文提到使用接地屏蔽圖形(ground shield pattern)或浮接屏蔽圖形(floating shield pattern)來改善基板所造成的損耗 ^[4]。在65 nm CMOS製程，150-pH平面型螺旋電感，Q值可以達到16 ^[5]；而GaAs的600-pH電感的Q值則接近30。

圖四、(a) 平面式，與(b)堆疊式螺旋電感

降低基板損耗另一個方法是使用傳輸線。在CMOS製程常用的傳輸線為微帶線或共面波導 ^[6]。微帶線是以頂層金屬為訊號線，底層金屬為接地面，藉由接地面金屬來降低基板損耗。共面波導則是訊號線與接地面皆為頂層金屬實現，其電磁場主要在訊號線與接地面間，因此亦可降低基板損耗的影響。有許多論文在討論改善在CMOS製程的傳輸線，大多都是以這兩種傳輸線進行改善。傳輸線損耗在60 GHz大約落在0.5 ~ 1.8 dB/mm ^[7]。而在GaAs基板上的傳輸線損耗低於0.1 dB/mm ^[8]。

矽基製程的被動元件天生損耗較高，不過由於製程提供了多層金屬，增加許多設計彈性。因此也衍生許多改善其損耗的設計，使得矽基製程積體電路在毫米波頻段也可以達到不錯的表現。

參考資料

[1]     J. Carroll and K. Chang, "Metallization effects on GaAs microstrip line attenuation," in IEEE Transactions on Microwave Theory and Techniques, vol. 41, no. 6, pp. 1227-1229, June-July 1993.

[2]     P.-Y. Chiu, M.-D. Ker, "Metal-layer capacitors in the 65 nm CMOS process and the application for low-leakage power-rail ESD clamp circuit," Microelectronics Reliability, vol. 54, issue 1, pp. 64-70, Jan. 2014.

[3]     T. O. Dickson, M. -. LaCroix, S. Boret, D. Gloria, R. Beerkens and S. P. Voinigescu, "30-100-GHz inductors and transformers for millimeter-wave (Bi)CMOS integrated circuits," in IEEE Transactions on Microwave Theory and Techniques, vol. 53, no. 1, pp. 123-133, Jan. 2005.

[4]     T. S. D. Cheung and J. R. Long, "Shielded passive devices for silicon-based monolithic microwave and millimeter-wave integrated circuits," in IEEE Journal of Solid-State Circuits, vol. 41, no. 5, pp. 1183-1200, May 2006.

[5]     M. Kraemer, D. Dragomirescu and R. Plana, "Accurate electromagnetic simulation and measurement of millimeter-wave inductors in bulk CMOS technology," 2010 Topical Meeting on Silicon Monolithic Integrated Circuits in RF Systems (SiRF), New Orleans, LA, 2010.

[6]     S.-C. Shin, S.-F. Lai, K.-Y. Lin, M.-D. Tsai, Huei Wang, Chih-Sheng Chang, and Yung-Chih Tsai, “18-26 GHz low-noise amplifiers using 130- and 90-nm bulk CMOS technologies,” in IEEE RFIC Symp. Dig., June 2005, pp. 47-50.

[7]     E. Lourandakis, K. Nikellis, M. Tsiampas, S. Yamaura and Y. Watanabe, "Parametric Analysis and Design Guidelines for mm-Wave Transmission Lines in nm CMOS," in IEEE Transactions on Microwave Theory and Techniques, vol. 66, no. 10, pp. 4383-4389, Oct. 2018.

[8]     Minya Zhang, Chen Wu, Keli Wu and J. Litva, "Losses in GaAs microstrip and coplanar waveguide," 1992 IEEE MTT-S Microwave Symposium Digest, Albuquerque, NM, USA, 1992, pp. 971-974 vol.2